英特尔与台积电在先进制程技术的竞争中展开激烈角逐
随着英特尔推出A14工艺，全球两大晶圆厂巨头——英特尔和台积电，在先进制程技术领域展开了激烈的竞争。这场竞争主要围绕架构、EUV光刻技术和晶体管设计等方面展开。
台积电的技术进展
台积电正在从FinFET技术向Nanosheet架构转型，并探索垂直堆叠的NFET和PFET器件（CFET）作为微缩技术的候选方案。此外，沟道材料的突破也助力尺寸微缩和功耗降低。台积电在2023年IEDM上展示了首款栅极间距为48纳米的CFET晶体管，并在今年的IEDM上展示了最小的CFET反相器，该器件在1.2V电压下展现了均衡的性能特征，标志着CFET技术发展的重要里程碑。
台积电还首次展示了类似N2技术的堆叠纳米片架构中单层沟道的电性能，并开发了工作电压为1V的反相器。公司计划继续开发新的互连技术，包括降低通孔电阻和耦合电容的新通孔方案，以及降低铜线电阻的新铜阻挡层。同时，台积电也在研究具有气隙的新型金属材料和插层石墨烯，以降低互连延迟。
英特尔的技术进展
英特尔即将推出的14A工艺节点（计划于2027年进行风险生产）宣称功耗将降低高达35%。英特尔展示了其全新的Turbo Cell技术，这是一种可定制的设计方法，旨在提供最高的CPU频率并提升GPU中关键速度路径的性能。14A和14A-E节点是继18A节点之后的新一代节点，性能功耗比将比18A节点提升15%至20%。
英特尔的14A节点晶体管密度比18A节点提高了1.3倍，并对RibbonFET晶体管进行了改进，现在称为“RibbonFET 2”。Turbo Cells通过增加短库的晶体管驱动电流来提高性能，同时保持高密度排列以实现最佳面积效率。英特尔表示，Turbo Cells最终可用于将速度更快、功耗更低的单元与同一设计模块内的节能单元混合，从而为任何给定的用例创建功率、性能和面积(PPA)的适当平衡。
High NA EUV的选择
台积电似乎将放弃在其A14工艺中使用高数值孔径EUV光刻设备，而是采用更传统的0.33数值孔径EUV技术。台积电认为，使用高数值孔径EUV的成本可能会比传统EUV方法高出2.5倍，这将大大提高A14节点的生产成本。相反，台积电将专注于0.33 NA EUV，并使用多重曝光技术来保持设计复杂度，降低生产成本。
英特尔则坚持在其即将推出的14A工艺中使用新的高NA EUV芯片制造设备，尽管成本效益方面一直存在质疑。英特尔已在其俄勒冈州工厂安装了第二台高数值孔径EUV光刻机，但该技术仍在开发中，尚未投入生产环境。英特尔表示，两种生产流程的良率相同，这意味着即使高数值孔径EUV开发遇到障碍，也不会对产品上市时间造成严重影响。
英特尔在10nm节点上遭遇了诸多失败，最终导致其失去了对台积电的芯片制造领先优势。为了避免重复过去的错误，英特尔决定开发替代的Low NA生产流程，并在18A节点开发了全新的背面供电系统和环栅晶体管（GAA），以降低其他类型进步的风险。
