IMW 2025：衆多企業和專家分享新技術三星勾勒存儲未來發展路線圖

2025-05-25 07:40

三星電子在“IMW 2025”盛會上詳細闡述下一代DRAM和NAND閃存的演變歷程與未來挑戰，回顧存儲技術多年來的變遷。

三星電子在IMW 2025上探討DRAM和NAND閃存的未來挑戰與技術進展

在近日舉辦的“IMW 2025”盛會上，三星電子詳細闡述了下一代DRAM和NAND閃存的演變歷程與未來挑戰。三星表達了對探尋解決方案、推動技術持續進步的強烈期望。此次會議吸引了全球衆多企業和專家參與，他們圍繞DRAM和NAND的未來進行了豐富且深入的分享交流。例如，imec首次公開純金屬柵極技術，助力3D NAND閃存將層間距縮小至30nm同時保障可靠性；鎧俠則展示了其多級編碼技術，爲閃存高速隨機存取帶來新可能；應用材料公司也開發出了快速外延生長3D NAND的Si溝道技術。

DRAM技術演變與挑戰

三星首先回顧了DRAM單元多年來的演變。在1990年代，平面n溝道MOSFET是單元選擇晶體管（單元晶體管）的標準。然而，進入21世紀，短溝道效应和关断漏电流已变得无法忽视。一种在不缩短溝道长度的情况下使横向（水平）方向微型化的晶體管結構被設計出來並被用於DRAM單元晶體管。隨着光刻技術的不斷縮小，DRAM單元的面積可以不斷縮小。

2010年代，通過改進DRAM單元陣列的佈局，單元面積從傳統的“8F2”縮小到“6F2”。即使加工尺寸相同，單元面積也減少了25%。這種“6F2”佈局至今仍是大容量DRAM使用的標準。

在“6F2”佈局中，通過將字線和溝道嵌入到襯底中，單元晶體管的面積得以減小。源極和漏極水平（橫向）佈局。單元晶體管的垂直結構從襯底側開始依次爲字線（WL）、溝道、位線觸點（BLC）、電荷存儲節點觸點（SNC）、位線和單元電容器。字線間距爲2F，位線間距爲3F。

10nm代（1X代及以後）的DRAM單元基本維持上述結構，但通過改進電容結構、字線材料等延續了七代，依次稱爲“1X→1Y→1Z→1A→1B→1C→1D”代。不過，下一代“0A”代（10nm以下第一代）將無法維持“6F2”佈局，有很大機會轉向“4F2”佈局。

實現“4F2”佈局的單元晶體管的基本結構是溝道垂直排列的結構。它被稱爲“VCT（垂直溝道晶體管）”。位線、溝道（側面有字線）和電容器從基板側垂直排列。

實現更高內存密度的嘗試是三維DRAM（3D DRAM）。通過垂直堆疊水平較長的DRAM單元（一端有位線，中間有通道，另一端有電容器）來增加內存容量。

NAND閃存技術挑戰與進展

自上世紀90年代中期開始實用化的NAND閃存（平面NAND閃存）已經經歷了密度和小型化的極限。最初，內存容量和密度主要通過小型化來增加，但到2010年代初，小型化已經達到了極限。這是因爲，即使存在被認爲具有最高絕緣性能的氣隙，也無法再抑制相鄰單元（單元晶體管）之間的干擾，並且單元可以存儲的電荷量已減少到無法再防止干擾的程度。

當時的突破（突破限制的手段）就是3D化。作爲NAND閃存基本電路的單元串（一系列單元晶體管）已從水平方向轉換爲垂直方向。結果，單元可存儲的電荷量大大增加，相鄰單元之間的干擾大大減少。

此外，該公司還利用三維NAND閃存（3D NAND閃存），成功實現了傳統半導體存儲器難以實現的“多值存儲”成爲標準規格，即在一個單元中存儲三位數據。

垂直單元串通過增加堆疊單元晶體管的數量，快速增加了密度和容量。2010年代初期的產品有32層。到2020年代中期，它已發展到300多層，高度約爲其原始高度的十倍。此外，將存儲單元陣列堆疊在外圍電路上方（CuA：CMOS under Array）的佈局已投入實際使用，從而減少了硅片面積。

與此同時，3D NAND閃存面臨着與其前身平面NAND閃存類似的挑戰。隨着堆疊的增加，形成單元串溝道的孔變得更深，使得蝕刻更加困難。爲了緩解這個問題，單元晶體管的柵極（字線）和字線之间的绝缘膜已经逐渐变薄。這會增加同一單元串中相鄰單元之間的干擾，並減少可積累的電荷量。

此外，構成單元串通道的孔（存儲孔）之間的間距也逐漸縮小，有助於提高存儲密度。這增加了相鄰單元串之間的干擾。爲了解決這個問題，人們嘗試用電荷陷阱單元中的鐵電膜代替作爲柵極絕緣膜的氮氧化物 (ONO) 膜。

通過在單元晶體管中使用鐵電膜，可以實現降低編程電壓和抑制閾值電壓波動等效果。這兩者都有助於減少小區之間的干擾。在單元級別上也已確認可以支持“多值存儲”，即將單元晶體管的閾值電壓從兩個值增加到八個值（3位）或16個值（4位）。

三星在主題演講中提到的只是其中的一部分。希望能夠找到解決這些問題和其他問題的解決方案，並且希望進步能夠繼續下去。